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[主观题]

VHDL语言可以把任意复杂的电路系统视作一个模块，一个模块可主要分为哪三个组成部分？

VHDL语言可以把任意复杂的电路系统视作一个模块，一个模块可主要分为哪三个组成部分？

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第1题

VHDL文件保存时文件名字与（)相同，才能正确编译。

A.任意名字

B.实体名字

C.任意英文名字

D.结构体名字

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第2题

计算机硬件不能直接识别和运行的有（)程序。

A.机器语言

B.汇编语言

C.高级语言

D.VHDL

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第3题

VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库（)

A.IEE库

B.VITAL库

C.STD库

D.WORK工作库

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第4题

简述VHDL语言实体声明中:IN,OUT,BUFFER和INOUT登端口模式各自的特点。

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第5题

VHDL语言中变量定义的位置是（);VHDL语言中信号定义的位置是（)。

A.实体中中任何位置

B.实体中特定位置

C.结构体中任何位置

D.结构体中特定位置

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第6题

用ISP技术设计一个巴克码信号发生器,要求自动产生周期性的111010序列.用VHDL语言写出设计源文件.

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第7题

VHDL 语言共支持四种常用库，其中哪种库是用户的VHDL.设计现行工作库:（)。

A.IEEE 库

B. VITAL 库

C. STD库

D. WORK工作库

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第8题

只给定二输入或门一种器件,用两种方法设计实现逻辑表达式F=A+B+C.并对应写出VHDL语言描述的赋值语句.

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第9题

VHDL语言是一种结构化设计语言;一个设计实体（电路模块)包括实体与结构体两部分，结构体描述（)。

A.器件外部特性

B.器件的内部功能

C.器件的综合约束

D.器件外部特性与内部功能

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第10题

用ISP技术设计一个可控计数器.当控制信号X=0时,为8421码十进制计数器;当X=1时,为4位二进制计数器.用VHDL语言写出设计源文件.

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