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[主观题]

图是用16×4位ROM和同步十六进制加法计数器CT74161组成的脉冲分频器电路,ROM中的数据如表所示。试画出在CP信

号连续作用下D3、D2、D1、D0输出的电压波形,并说明它们和CP信号频率之比。

图是用16×4位ROM和同步十六进制加法计数器CT74161组成的脉冲分频器电路,ROM中的数据如表图是用16×4位ROM和同步十六进制加法计数器CT74161组成的脉冲分频器电路,ROM中的数据如表

地址输入数据输出
A3A2A1A0D3D2D1D0
0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

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1 1 0 1

1 1 1 0

1 1 1 1

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0 0 0 0

0 0 1 1

0 1 0 0

0 1 0 1

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1 0 0 1

1 0 0 0

1 1 1 1

1 1 0 0

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第1题
用16×4位的ROM设计一个将两位二进制数相乘的乘法器电路,列出真值表,画出存储矩阵的点阵图。

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第2题
图P6.19是用两个同步十六进制计数器74163接成的计数电路。试分析整个电路是几进制计数电路。

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第3题
试用两片4位二进制同步加法计数器CT74161及少量门电路构成100进制计数器.

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第4题
以下关于十六进制数的描述中,正确的是()

A.十六进制数的位权是16

B.十六进制数C代表13

C.十六进制可表示的数值范围比二进制大

D.每一位十六进制数对应4位二进制数

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第5题
设CPU共有16根地址线,8根数据线,并用MREQ作访存控制信号(低电平有效),用WR作读写控制信号(高
设CPU共有16根地址线,8根数据线,并用MREQ作访存控制信号(低电平有效),用WR作读写控制信号(高

电平为读,低电平为写)。现有下列存储芯片:1K×4位RAM,4K×8位RAM,2K×8位ROM,以及74138译码器和各种门电路,如图所示。画出CPU与存储器连接图,要求:1.主存地址空间分配:8000H~87FFH为系统程序区;8800H~8BFFH为用户程序区。

2.合理选用上述存储芯片,说明各选几片?

3.详细画出存储芯片的片选逻辑。

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第6题
用一片如图A1-4所示的4位二进制加法计数器74161和必要的逻辑门电路设计一个可控计数器,要求当控制信号M=1时

用一片如图A1-4所示的4位二进制加法计数器74161和必要的逻辑门电路设计一个可控计数器,要求当控制信号M=1时,实现七进制计数器;而当控制信号M=0时,实现十三进制计数器。画出所设计的可控计数器的逻辑电路。

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第7题
图P5.18是由二进制优先权编码器CT74LS147(真值表参见表P5.18)和同步十进制加法计数器CT74160

图P5.18是由二进制优先权编码器CT74LS147(真值表参见表P5.18)和同步十进制加法计数器CT74160组成的可控分频器.试说明当输入控制信号分别为低电平,并假定CP脉冲的频率为f0时,由Z端输出的脉冲的频率是多少?

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第8题
用4位二进制加法计数器74161构成的计数器电路如图所示,则对该计数器应用电路功能描述正确的是()。

A.余3码编码的十进制加法计数器

B.循环码编码的九进制加法计数器

C.余3码编码的三进制加法计数器

D.循环码编码的二进制加法计数器

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第9题
用32K×8位RAM芯片和64K×4位ROM芯片,设计256K×8位存储器。其中,从30000H到3FFFFH地址空间为只读存储区,其它为可读、可写存储区。完成存储器与CPU连接。

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第10题
用下降沿触发的边沿JK触发器和与非门设计一个同步七进制加法计数器。

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第11题
有一个16位带符号整数,如果它的十六进制表示是(15EC)16,那么它的实际数值是()。(用十进制表示)

A.-1516

B.5629

C.5613

D.5612

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